LA 1

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

1. Jurnal [Kembali]

Gambar Jurnal Percobaan 1

2. Alat dan Bahan [Kembali]

1. Panel DL 2203C  
2. Panel DL 2203D  
3. Panel DL 2203S 
4. Jumper
   

3. Rangkaian Simulasi [Kembali]

4. Prinsip Kerja Rangkaian [Kembali]

    

Rangkaian ini menggunakan 4 flip-flop JK berupa IC 74LS112, di mana output dari setiap flip-flop dihubungkan ke LogicProbe dan diparalelkan dengan IC 74LS447. Clock pada flip-flop ini berada dalam kondisi aktif rendah. Ketika input JK dihubungkan langsung ke power supply, maka JK akan menerima input bernilai 1, menyebabkan kondisi toggle. Karena input bernilai 1, output Q akan bernilai 0, yang kemudian menjadi input clock untuk JK2. Karena tidak ada perubahan pada output Q1, maka JK2 tidak aktif, sehingga outputnya tetap sama dengan inputnya. Hal yang sama berlaku untuk JK3 dan JK4 yang tetap tidak aktif.

Pada kondisi selanjutnya, ketika clock dasar mengalami penurunan (fall time), JK1 akan aktif dan menyebabkan kondisi toggle pada JK. Output Q1 berubah menjadi 1, yang menjadi input clock untuk JK2. Karena JK bersifat aktif rendah, saat menerima input 1, JK2 akan tetap tidak aktif, dan outputnya akan sama dengan inputnya. Proses ini akan berlanjut tanpa batas waktu.

5. Video Rangkaian [Kembali]

6. Analisa [Kembali]

1. Analisa apa yang terjadi pada rangkaian percobaan 1 ketika input SR nya dihubungkan ke ground ketika SR aktif low ?

Jawab:

    Ketika SR (Set-Reset) dihubungkan ke ground pada kondisi aktif low, maka SR akan diaktifkan, menyebabkan flip-flop untuk mereset atau set sesuai dengan kondisi SR yang berlaku pada setiap flip-flop. Ini akan mengakibatkan seluruh output (Q) pada flip-flop menjadi reset (0) jika SR terhubung sebagai reset, atau set (1) jika SR terhubung sebagai set. Ini berarti output akan terpengaruh oleh kondisi input SR dan akan menyebabkan counter berhenti menghitung sampai SR kembali tidak aktif.

2. Apa yang terjadi jika output Q bar masing" flip flop dihubungkan ke input clock flip flop selanjutnya?

Jawab:

    Pada konfigurasi ini, rangkaian akan tetap berfungsi sebagai counter asinkron, tetapi penghitungan akan dimulai ketika output dari flip-flop sebelumnya menjadi low (0). Artinya, ketika output Q dari flip-flop pertama berubah, perubahan tersebut akan memicu flip-flop berikutnya melalui input clock yang terhubung ke Q̅ (Q bar). Ini menciptakan pola penghitung yang menurun, atau dapat dianggap sebagai counter yang menurun (count-down).

7. Link Download [Kembali]

Rangkaian Proteus klik disini

Video simulasi klik disini

HTML klik disini

Datasheet Switch klik disini 

Datasheet IC 74LS112 klik disini