LAPORAN AKHIR
Modul 2: Percobaan 1
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74LS112 (JK filp flop)
 |
| Gambar 3. IC 74LS112 |
2. IC 7474 (D Flip Flop)
 |
| Gambar 4. IC 7474 |
3. Power DC
Gambar 5. Power DC
4. Switch (SW-SPDT)
Gambar 6. Switch
5. Logicprobe atau LED
Gambar 7. Logic Probe
3. Rangkaian Simulasi [Kembali]
4. Prinsip Kerja Rangkaian [Kembali]
Pada rangkaian percobaan 1 ini, digunakan jenis IC 74LS112 (J-K Flip-Flop) dan IC 7474 (D Flip-Flop). Input pada percobaan ini dihubungkan pada B0, B1, B2, B3, B4, B5, dan B6, sedangkat output Q dan Q' dihubungkan pada H3, H4, H6, dan H7. Pada rangkaian J-K flip-flop, kaki R dihubungkan ke B0, kaki S dihubungkan ke B1, kaki J dihubungkan ke B2, kaki CLK digubungkan ke B3, kaki K dihubungkan ke B4, kaki Q dihubungkan ke H7 dan kaki Q' dihubungkan ke kaki H6. Sementara, pada rangkaian D flip-flop, kaki D dihubungkan ke B5, kaki CLK dihubungkan ke B6, kaki Q dihubungkan ke H4, dan kaki Q' dihubungkan ke H3.
Tabel Kebenaran JK Flip-Flop
Tabel Kebenaran D Flip-Flop
Pada percobaan ini, kondisi input dan output divariasikan, dimana yang paling berpengaruh adalah S dan R yang bersifat active low atau aktif saat berlogika 0. Jika S aktif, maka Q berlogika 1, begitupun pada R. Jika R aktif, maka Q' berlogika 1. Namun, jika S dan R tidak aktif, maka output dipengaruhi oleh kaki J, K, dan CLK pada J-K flip-flop, dan kaki D dan CLK pada D flip-flop.
Analisa pengaruh input terhadap output Q dan Q' !
Jawab :
Kondisi 1 sampai 3, dengan switch don't care (B2, B3, B4, B5, dan B6). Pada kondisi 1 yang mana B0 terhubung ke pin Reset dengan logika 0 dan B1 pada pin Set dengan logika 1 menghasilkan output Q pada JK Flip-Flop berlogika 1 dan Q' pada D Flip-Flop berlogika 1. Selanjutnya ketika B0 menjadi 1 dan B1 berlogika 0, maka output berkebalikan dengan hasil sebelumnya. Lalu, ketika pada konidisi terlarang yang mana JK dan D Flip-Flop menghasilkan output Q dan Q' berlogika 1 dengan B0 dan B1 berlogika 1.
Selanjutnya pada kondisi 4 hingga 7, B3 dihubungkan ke clock. Pada konisi ke 4, yang mana B0 berlogika 1, B1 berlogika 1, B2 berlogika 0, B4 berlogika 0, B5 berlogika 0, dan B6 berlogika 0 ( sama seperti kondisi sebelumnya) menghasilkan output Q dan Q' pada D Flip-Flop berlogika 1 dan 0 dan pada JK Flip-Flop berlogika 0 dan 1. Pada kondisi ke-5, input yang diubah adalah B4 dan B5 menjadi logika 1 yang menghasilkan output yang sama pada D Flip-Flop dan JK Flip-Flop pada Q dan Q' berlogika 1 dan 0. Pada kondisi ke-6, input yang diubah adalah B2 menjadi logika 1, B4 berlogika 0, dan B5 dalam kondisi don't care yang menghasilkan output Q dan Q' pada D Flip-Flop 1 dan 0, dan JK Flip-Flop 0 dan 1.
Terakhir kondisi 7 dengan input logika 1 pada B0, B1, B2, dan B4, lalu pada B6 dan B7 diputus yang menghasilkan output Toggle pada JK Flip-Flop.
Download Video [disini]
Download datasheet IC 74LS112 (J-K Flip Flop) [disini]
Download datasheet IC 7474 (D Flip Flop) [disini]
Download datasheet Switch [disini]
Tidak ada komentar:
Posting Komentar